RTL LEARNER'S HANDBOOK00
从指令到门级之前
读懂一个 Tensix Tile
这是 Tenstorrent Wormhole B0 计算瓦片的 SystemVerilog 实现的中文学习站。内容来自 tensix_rtl/docs_cn,按架构 → 指令集 → 顶层 → 核 → 前端 → 后端 → 存储 → 寄存器 → 外设的顺序组织,每个 RTL 模块都有一篇讲「为什么这么做、具体怎么做」的文档,并可一键跳到对应源码行。
5 + 3RISC-V 核 / 硬件线程9后端执行单元113条 Tensix 指令106个 RTL 文件 · 46k 行
一张图看懂整体结构
点击任意方块,直接进入对应模块的精读文档。
TENSIX TILEtensix_tile_top.sv →
ttinsn 推送 · 每线程一个 FIFO
建议阅读路径
第一次接触这套设计,按下面 14 步读,能最快建立全局观;之后再按需深入每个子模块。
01
总体架构
02Tensix Tile 是什么、为什么这么设计
数据流全景
03一次矩阵乘法的数据在芯片里怎么走
指令流全景
04一条指令从 RISC-V 核到执行单元的完整路径
同步与配置
05三个线程怎么协作、配置寄存器怎么生效
已知问题
06哪些注释不能信、哪些模块没实现
Tile 顶层
07顶层怎么把所有东西接起来
核与协处理器
08RISC-V 核与协处理器的分工
指令前端
09MOP 展开、Replay、Wait
后端分派
109 个执行单元的分派与并行
矩阵引擎
11这个设计的核心算力
向量引擎
12SFPU 的 lane、谓词与 LUT
L1 存储
1316 路 bank 与端口仲裁
寄存器堆
14SrcA/SrcB/Dst 等各类寄存器堆
NoC 与外设
片上网络接口、复位、DMA、邮箱
按问题查
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按 / 打开全文搜索,可搜指令名、信号名、模块名。
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文中的 matrix_ctrl.sv:272 这类引用都可点击,在源码浏览器里高亮对应行。
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