从“为什么这样设计”出发，把架构、Chisel 源码、生成 RTL 和逐拍波形串成一条可验证的学习路径。
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从性能模型、周期精确设计到验证和架构权衡，按能力逐级训练。
把 Chisel 层次、生成后的 RTL 与周期行为对应起来。
从流水、历史恢复和训练策略走进 FTB、TAGE、ITTAGE 与 RAS。
亲手实现预测流水、全局历史、FTQ 与简化 VIPT ICache。
每个模块页面都会回答四件事：输入从哪里来、状态如何变化、输出去向哪里、怎样在波形里证实。