如何阅读大型 Chisel 设计
阅读 Chisel 不能照着文件从第一行走到最后一行。更有效的方法是围绕一个可观察行为，沿接口、状态和控制条件建立闭环。
五步阅读法
- 找到顶层
class ... extends Module/LazyModule。 - 只抄录
io中与你的问题相关的输入输出。 - 找出驱动目标输出的最后一级赋值。
- 反向追到关键寄存器和更新条件。
- 在生成 RTL 或波形中验证周期关系。
常见 Chisel 语义
| 写法 | 硬件含义 | 阅读重点 |
|---|---|---|
Wire | 组合连线 | 是否每条路径都有驱动 |
RegInit | 带复位值寄存器 | 复位类型、更新条件 |
RegEnable | 条件写寄存器 | enable 为假时保持 |
Decoupled | ready/valid 传输 | 只有 valid && ready 才发生传输 |
Vec | 硬件数组 | 动态索引可能形成大 Mux |
MixedVec | 异构集合 | 元素宽度/类型可能不同 |
先分清 Scala 与硬件
for (i <- 0 until n) 通常在 elaboration 时展开，生成 n 份硬件；when (cond) 才是硬件运行时条件。判断一段代码是“造硬件”还是“硬件在运行”，是读懂 Chisel 的第一道门槛。
ready/valid 的三个问题
看到任何 Decoupled 接口，都先回答：
- 谁产生
valid，它能保持多久？ - 谁产生
ready，背压会向上传多远？ - payload 是否只在
fire = valid && ready时被消费？
注意
不要把 valid 当成“发生了一次传输”。当 ready=0 时，valid 可以连续维持多拍，同一份数据尚未被接收。
练习
在 frontend/Composer.scala 中找到组件输入连接、ready 汇聚、meta 拼接和 update meta 拆分四段代码。分别说明哪些发生在 elaboration，哪些成为运行时硬件。